Demultiplexor 1 a 8 (DEMUX)

Descripcion general

• Proposito: El demultiplexor 1 a 8 es un circuito digital que enruta una unica senal de entrada a una de ocho posibles salidas segun los valores de tres lineas de seleccion, esencialmente distribuyendo los datos de entrada a un destino especifico.
• Simbolo: Tipicamente representado como un bloque rectangular con una entrada de datos (DATA), tres entradas de seleccion (S0-S2) y ocho salidas (Y0-Y7).
• Rol en DigiSim.io: Sirve como componente esencial para la distribucion de datos, decodificacion de direcciones y enrutamiento de senales de control en sistemas digitales, permitiendo la transmision selectiva de senales a multiples destinos.

Descripcion funcional

Comportamiento logico

El demultiplexor 1 a 8 dirige los datos de entrada a una linea de salida especifica indicada por el valor binario en sus entradas de seleccion. Solo una salida (correspondiente a los valores de las lineas de seleccion) recibe los datos de entrada, mientras que todas las demas salidas permanecen inactivas. Si los datos de entrada son BAJO, todas las salidas permanecen en BAJO independientemente de los valores de seleccion.

Tabla de verdad:

S2	S1	S0	DATA	Y7	Y6	Y5	Y4	Y3	Y2	Y1	Y0
0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	0	0	0	0	0	0	0	1
0	0	1	1	0	0	0	0	0	0	1	0
0	1	0	1	0	0	0	0	0	1	0	0
0	1	1	1	0	0	0	0	1	0	0	0
1	0	0	1	0	0	0	1	0	0	0	0
1	0	1	1	0	0	1	0	0	0	0	0
1	1	0	1	0	1	0	0	0	0	0	0
1	1	1	1	1	0	0	0	0	0	0	0

Nota: Cuando DATA = 0, todas las salidas permanecen en 0 independientemente de los valores de seleccion.

Entradas y salidas

• Entradas:

  • DATA: Senal de entrada de 1 bit a ser enrutada a una de las ocho salidas.
  • S0: Bit menos significativo (LSB) de la entrada de seleccion de 3 bits.
  • S1: Bit medio de la entrada de seleccion de 3 bits.
  • S2: Bit mas significativo (MSB) de la entrada de seleccion de 3 bits.

• Salidas:

  • Y0-Y7: Ocho salidas de 1 bit, de las cuales solo una puede estar activa a la vez cuando esta habilitado. La salida activa especifica esta determinada por el valor binario de S2, S1 y S0.

Parametros configurables

• Logica de salida: Si las salidas son activas en alto o activas en bajo.
• Logica de habilitacion: Si la entrada de habilitacion es activa en alto o activa en bajo.
• Habilitaciones multiples: Algunas implementaciones soportan multiples entradas de habilitacion (con funcionalidad AND/OR).
• Tipo de salida: Configuraciones de salida estandar, colector abierto o drenaje abierto.
• Retardo de propagacion: El tiempo que tardan las salidas en cambiar despues de cambios en la entrada.

Representacion visual en DigiSim.io

El demultiplexor 1 a 8 se muestra como un bloque rectangular con pines de entrada en el lado izquierdo (DATA, S0, S1, S2) y ocho pines de salida (Y0-Y7) en el lado derecho. Cuando se conecta en un circuito, el componente indica visualmente la ruta de datos activa mediante cambios de color en los cables de conexion.

Valor educativo

Conceptos clave

• Distribucion de senales: Demuestra como los sistemas digitales enrutan una unica senal a multiples destinos posibles.
• Direccionamiento binario: Muestra como los codigos binarios pueden seleccionar canales de salida especificos.
• Activacion selectiva: Ilustra como un sistema puede activar uno de muchos componentes segun una direccion.
• Enrutamiento de datos: Presenta conceptos fundamentales de enrutamiento de senales y seleccion de canales.
• Multiplexacion inversa: Demuestra la operacion complementaria a la multiplexacion.

Objetivos de aprendizaje

• Comprender como los demultiplexores enrutan senales segun los valores de las lineas de seleccion.
• Aprender la relacion entre codigos binarios y salidas activadas.
• Reconocer como los demultiplexores pueden usarse para la decodificacion de direcciones y distribucion de datos.
• Aplicar conceptos de demultiplexores en la creacion de sistemas digitales mas grandes.
• Comprender la dualidad entre multiplexores y demultiplexores en el diseno digital.
• Desarrollar habilidades en enrutamiento y distribucion de senales en circuitos digitales.

Ejemplos de uso/Escenarios

• Direccionamiento de memoria: Seleccion de uno de ocho chips de memoria segun bits de direccion.
• Expansion de puertos de E/S: Distribucion de senales de control a multiples dispositivos perifericos.
• Generacion de datos paralelos: Conversion de datos serie a paralelo enrutando cada bit a diferentes salidas a lo largo del tiempo.
• Distribucion de senales de control: Direccion de senales de control a subsistemas especificos segun codigos de operacion.
• Seleccion de canal: Enrutamiento de senales de audio o datos a canales de salida especificos.
• Activacion selectiva de componentes: Habilitacion de uno de multiples componentes similares para eficiencia energetica.
• Conversion serie a paralelo: Distribucion de bits secuenciales a salidas paralelas en sistemas de comunicacion.

Notas tecnicas

• El demultiplexor 1 a 8 puede implementarse usando un decodificador de 3 a 8 seguido de compuertas AND.
• Cada linea de salida sigue la funcion booleana: Y(n) = DATA · EN · (S2, S1, S0 == n).
• Las implementaciones comunes en CI incluyen el 74138 con compuertas AND adicionales para la entrada de datos.
• Conectar en cascada dos demultiplexores de 1 a 4 con un bit de seleccion adicional puede crear un demultiplexor de 1 a 8.
• El retardo de propagacion es tipicamente de 10-25ns en implementaciones de CI estandar, dependiendo de la tecnologia.
• En DigiSim.io, el demultiplexor modela con precision la operacion de circuitos demultiplexores estandar, mostrando el enrutamiento adecuado de senales segun las entradas de seleccion.

Caracteristicas

• Configuracion de entradas:

  • Una entrada de datos (DATA)
  • Tres entradas de seleccion (S0, S1, S2)
  • Entrada de habilitacion opcional (EN)
  • Carga de entrada consistente con la familia logica utilizada
  • Niveles logicos estandar (tipicamente compatible con TTL o CMOS)
  • Puede incluir habilitacion activa en bajo en algunas implementaciones
  • Puede incluir multiples entradas de habilitacion (funcion AND/OR)
  • Proteccion de entrada contra descarga electrostatica tipica

• Configuracion de salidas:

  • Ocho salidas mutuamente exclusivas (Y0-Y7)
  • Salidas activas en alto o activas en bajo dependiendo de la implementacion
  • Solo una salida activa a la vez (cuando DATA = 1)
  • Todas las salidas inactivas cuando el demultiplexor esta deshabilitado
  • Todas las salidas inactivas cuando DATA = 0 (independientemente de los valores de seleccion)
  • Capaz de alimentar cargas digitales estandar
  • Puede incluir variantes de colector abierto/drenaje abierto
  • La carga de salida afecta el retardo de propagacion

• Funcionalidad:

  • Enruta una unica entrada a una de ocho salidas
  • Las lineas de seleccion determinan que salida recibe la entrada
  • La entrada de habilitacion controla la operacion general
  • Operacion de logica combinacional (no requiere reloj)
  • Puede conectarse en cascada para mas salidas
  • Distribucion de binario a one-hot
  • A menudo usado con salidas activas en bajo en sistemas de bus
  • La salida esta determinada unicamente por el estado actual de la entrada

• Retardo de propagacion:

  • Entrada de datos a salida: 7-20ns tipico
  • Entrada de seleccion a salida: 10-25ns tipico
  • Habilitacion a salida: 8-22ns tipico
  • Dependiente de la tecnologia (TTL, CMOS, etc.)
  • Es deseable un retardo consistente en todas las rutas de salida
  • Parametro critico en distribucion de datos de alta velocidad
  • Afectado por la carga de salida
  • Sensible a temperatura y voltaje

• Fan-Out:

  • Cada salida tipicamente alimenta 10-20 cargas estandar
  • Capacidad de corriente de salida definida por la familia logica
  • Puede requerir almacenamiento en buffer para situaciones de alto fan-out
  • La salida activa debe proporcionar excitacion suficiente para los dispositivos destino
  • Consistente con las especificaciones de la familia logica
  • Puede variar entre dispositivos de la misma familia
  • Critico para una distribucion confiable de senales

• Consumo de energia:

  • Requisitos de potencia bajos a moderados
  • Potencia estatica minima en implementaciones CMOS
  • La potencia dinamica aumenta con la frecuencia de conmutacion
  • Proporcional a la actividad de conmutacion
  • Dependiente de la tecnologia (CMOS menor potencia estatica)
  • La potencia aumenta con la carga del fan-out
  • Valores tipicos: 5-25mW activo, <1mW en espera (CMOS)

• Complejidad del circuito:

  • Complejidad moderada
  • Implementado con compuertas logicas basicas
  • Implementaciones basadas en AND o NAND comunes
  • Estructura de decodificador seguido de compuertas AND
  • Logica adicional para funcion de habilitacion
  • Las implementaciones integradas reducen el numero de componentes externos
  • Complejidad minima comparada con la funcionalidad proporcionada

Metodos de implementacion

1. Implementacion basada en decodificador

   • Construido a partir de un decodificador de 3 a 8 y compuertas AND
   • El decodificador convierte las lineas de seleccion a formato one-hot
   • Cada salida usa una compuerta AND con la salida del decodificador y la entrada de datos
   • La senal de habilitacion controla el decodificador
   • Implementacion mas comun y directa
   • Clara separacion funcional entre direccionamiento y datos
   • Ejemplo educativo de principios de demultiplexacion
   • Puede aprovechar componentes de decodificador existentes

2. Implementacion directa a nivel de compuertas

   • Construido directamente a partir de compuertas logicas basicas (AND, NOT)
   • Cada salida requiere una compuerta AND de 4 entradas (3 entradas de seleccion + datos)
   • Inversores de entrada generan senales complementarias segun sea necesario
   • Sin etapa intermedia de decodificador
   • Mas compuertas pero potencialmente mas rapido que el basado en decodificador
   • Implementacion directa de la funcion demultiplexor
   • Util para comprender la operacion fundamental
   • Estructura regular simplifica el diseno fisico

3. Implementacion con circuitos integrados

   • CI de demultiplexor dedicados: 74xx138 con compuertas AND
   • Varias caracteristicas: habilitaciones, latches, colector abierto
   • Disponible en diferentes familias logicas
   • Temporizacion y carga bien caracterizadas
   • Interfaces y pinouts estandar
   • A menudo usado en distribucion de datos y enrutamiento de senales de control
   • Multiples entradas de habilitacion para cascada
   • Solucion rentable y eficiente en espacio

4. Implementacion con compuertas de transmision

   • Usa compuertas de transmision CMOS como conmutadores
   • Menor retardo de propagacion que el enfoque a nivel de compuertas
   • Eficiente en tecnologia CMOS
   • Menor consumo de energia
   • Mas sensible a problemas de integridad de senal
   • Requiere diseno cuidadoso
   • Comun en circuitos integrados CMOS modernos
   • Bien adaptado para implementacion ASIC/FPGA

5. Implementacion derivada de multiplexor

   • Usando multiplexor con conexiones reestructuradas
   • Conectar entrada de datos a todas las entradas del multiplexor
   • Las lineas de seleccion controlan que ruta esta activa
   • Puede aprovechar componentes de multiplexor disponibles
   • Demuestra dualidad entre multiplexores y demultiplexores
   • Enfoque alternativo cuando los demultiplexores no estan disponibles
   • Puede tener diferentes caracteristicas de temporizacion
   • Util en disenos con recursos limitados

6. Implementacion en FPGA/ASIC

   • Implementado usando LUT o recursos dedicados
   • Optimizado para tecnologia objetivo
   • Sintetizado a partir de descripciones HDL
   • Puede incorporar caracteristicas adicionales
   • Utilizacion de recursos optimizada por herramientas
   • Rendimiento personalizable segun requisitos
   • Puede integrarse profundamente con otra logica
   • Enfoque de implementacion moderno para sistemas complejos

7. Implementacion en estructura de arbol

   • Estructura jerarquica de demultiplexores de 1 a 2
   • El primer nivel usa S2, el segundo S1, el tercero S0
   • Caracteristicas de retardo logaritmico
   • Diseno modular y escalable
   • Puede ser mas eficiente en algunas tecnologias
   • Retardo uniforme en todas las salidas
   • Valor educativo en la demostracion de descomposicion
   • Enfoque de bloques de construccion para funciones complejas

Aplicaciones

1. Distribucion de datos

   • Enrutamiento de senales de control a multiples destinos
   • Distribucion de senales en arquitecturas de bus
   • Activacion selectiva de subsistemas
   • Difusion de comandos a objetivos especificos
   • Enrutamiento de senales de configuracion
   • Distribucion de palabras de control
   • Comunicaciones selectivas basadas en protocolo

2. Sistemas de memoria y almacenamiento

   • Seleccion de chips de memoria
   • Habilitacion de bancos de memoria
   • Distribucion de senales de habilitacion de escritura
   • Particion del espacio de direcciones
   • Seleccion de dispositivos de almacenamiento
   • Direccionamiento de E/S mapeada en memoria
   • Seleccion de lineas de cache

3. Conversion serie a paralelo

   • Conversion de flujos de datos serie a salidas paralelas
   • Demultiplexacion por division de tiempo
   • Separacion de canales
   • Distribucion de bits desde interfaces serie
   • Decodificacion de protocolos
   • Desensamblaje de tramas
   • Distribucion de datos de sensores

4. Sistemas de visualizacion

   • Excitacion de segmentos en pantallas multiplexadas
   • Seleccion de fila/columna en matrices de visualizacion
   • Direccionamiento de pixeles
   • Seleccion de posicion de caracteres
   • Enrutamiento de senales de control de modo de visualizacion
   • Control de zonas de retroiluminacion
   • Distribucion de canales de color

5. Sistemas de comunicacion

   • Asignacion de canales
   • Seleccion de receptor
   • Senalizacion especifica de protocolo
   • Direccionamiento de nodos de red
   • Enrutamiento de paquetes de datos
   • Seleccion de canal de comunicacion inalambrica
   • Seleccion de interfaz en sistemas multi-estandar

6. Pruebas y depuracion

   • Inyeccion de senales en puntos de prueba especificos
   • Enrutamiento de diagnosticos
   • Estimulacion selectiva de circuitos
   • Generacion de patrones de error
   • Validacion del sistema
   • Aislamiento de fallas
   • Control de autoprueba integrada

7. Expansion de entrada/salida

   • Multiplicacion de pines GPIO
   • Expansion de puertos de E/S
   • Distribucion de senales de control de perifericos
   • Enrutamiento de senales de interfaz
   • Seleccion de sensores
   • Distribucion de control de actuadores
   • Direccionamiento de dispositivos externos

Limitaciones

1. Restricciones de distribucion de senales

   • Solo una salida activa a la vez
   • No puede enrutar datos a multiples salidas simultaneamente
   • La senal de entrada debe ser valida durante la seleccion
   • Fan-out limitado por la capacidad de excitacion de salida
   • Puede requerir almacenamiento en buffer para aplicaciones de alta carga
   • El retardo de propagacion afecta aplicaciones de alta velocidad
   • Aislamiento limitado entre canales

2. Consideraciones de temporizacion

   • Las lineas de seleccion deben estar estables antes de que los datos sean validos
   • Posibles glitches durante transiciones de lineas de seleccion
   • Requisitos de tiempo de setup y hold
   • Los datos deben permanecer validos para la distribucion
   • La sincronizacion con la temporizacion del sistema es critica
   • Retardo de cambio de linea de seleccion a estabilizacion de salida
   • Condiciones de carrera en sistemas asincronos

3. Desafios de escalabilidad

   • Crecimiento exponencial en lineas de seleccion para aumento lineal de salidas
   • 16 salidas requeririan 4 lineas de seleccion
   • Los demultiplexores grandes requieren recursos significativos
   • Limitaciones de cantidad de pines para implementaciones mas grandes
   • La cascada introduce retardo adicional
   • La complejidad aumenta dramaticamente con el tamano
   • La complejidad de pruebas aumenta exponencialmente

4. Problemas de integridad de senal

   • Diafonias entre canales de salida
   • Rebote de tierra en conmutacion de alta velocidad
   • Ruido en la alimentacion durante transiciones
   • Efectos de linea de transmision en trazas largas
   • Realimentacion de reloj en implementaciones con compuertas de transmision
   • Degradacion de senal a traves de multiples etapas
   • Reduccion del margen de ruido a altas velocidades

5. Compromisos de implementacion

   • Velocidad vs. consumo de energia
   • Uso de recursos vs. rendimiento
   • Implementaciones activas vs. pasivas
   • Tamano vs. modularidad
   • Coincidencia de retardos vs. cantidad de componentes
   • Capacidad de excitacion vs. densidad de integracion
   • Uso de componentes personalizados vs. estandar

Detalle de implementacion del circuito

Demultiplexor 1 a 8 basado en decodificador

graph TB
    S0[S0] --> DEC[3-to-8 Decoder]
    S1[S1] --> DEC
    S2[S2] --> DEC
    EN[Enable] --> DEC
    
    DEC -->|Y0'| AND0[AND]
    DEC -->|Y1'| AND1[AND]
    DEC -->|Y2'| AND2[AND]
    DEC -->|Y3'| AND3[AND]
    DEC -->|Y4'| AND4[AND]
    DEC -->|Y5'| AND5[AND]
    DEC -->|Y6'| AND6[AND]
    DEC -->|Y7'| AND7[AND]
    
    DATA[Data Input] --> AND0
    DATA --> AND1
    DATA --> AND2
    DATA --> AND3
    DATA --> AND4
    DATA --> AND5
    DATA --> AND6
    DATA --> AND7
    
    AND0 --> Y0[Y0 Output]
    AND1 --> Y1[Y1 Output]
    AND2 --> Y2[Y2 Output]
    AND3 --> Y3[Y3 Output]
    AND4 --> Y4[Y4 Output]
    AND5 --> Y5[Y5 Output]
    AND6 --> Y6[Y6 Output]
    AND7 --> Y7[Y7 Output]

Operacion: El decodificador selecciona una linea de salida segun S2:S1:S0, las compuertas AND enrutan DATA a la salida seleccionada.

Implementacion directa a nivel de compuertas (solo salida Y0)

graph LR
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    Select2[S2] --> NotGate2[NOT]
    
    NotGate0 --> AndGate[AND Gate]
    NotGate1 --> AndGate
    NotGate2 --> AndGate
    DataIn[Data] --> AndGate
    EnablePin[Enable] --> AndGate
    
    AndGate --> OutputY0[Y0 Output]

Logica para Y0: Y0 = DATA · /S2 · /S1 · /S0 · Enable (activa cuando S2:S1:S0 = 000)

Implementacion 74HC138 + 74HC08

Configuracion:

Componente	Entrada	Salida	Conexion
74HC138	A, B, C	Y0-Y7	Entradas de seleccion S0-S2
74HC138	G1, /G2A, /G2B	Enable	G1=1, /G2A=0, /G2B=0
74HC08	1A-4A, 1B-4B	1Y-4Y	AND de las salidas del decodificador con DATA

Implementacion:

graph LR
    S[S2:S1:S0] --> DEC[74HC138 Decoder]
    DEC --> AND[74HC08 Quad AND]
    DATA[Data Input] --> AND
    AND --> OUT[Y0-Y7 Outputs]

Operacion: El 74HC138 decodifica la direccion, el 74HC08 realiza AND de las salidas del decodificador con la senal DATA.

Nota: G1 es habilitacion activa en alto y G2A, G2B son entradas de habilitacion activas en bajo del 74HC138. Para un demultiplexor de 1 a 8, conectar G1 a logica 1, y G2A y G2B a logica 0 o usarlos como entradas de habilitacion.

Componentes relacionados

• Demultiplexor 1 a 2: Demultiplexor mas simple con una linea de seleccion
• Demultiplexor 1 a 4: Demultiplexor de tamano medio con dos lineas de seleccion
• Demultiplexor 1 a 16: Demultiplexor mas grande con cuatro lineas de seleccion
• Decodificador 3 a 8: Componente a menudo usado en implementaciones de demultiplexor
• Multiplexor 8 a 1: Realiza la operacion inversa de un demultiplexor 1 a 8
• Distribuidor de datos: Nombre alternativo para demultiplexor en ciertas aplicaciones
• Convertidor serie a paralelo: Usa principios de demultiplexacion para la conversion
• Demultiplexor de bus: Especializado para distribucion de datos de bus
• Demultiplexor de canal: Usado en sistemas de comunicacion para separacion de canales
• Decodificador de direcciones: Componente relacionado usado para direccionamiento de memoria y E/S