Latch SR

Descripcion general

• Proposito: El latch SR (Set-Reset) es un circuito de memoria fundamental que almacena un solo bit de informacion. Tiene dos entradas que controlan su estado: Set (S) para almacenar un 1, y Reset (R) para almacenar un 0, manteniendo el valor almacenado incluso despues de que se retiran las senales de entrada.
• Simbolo: El latch SR esta representado por un bloque rectangular con entradas S y R, y salidas complementarias Q y Q̅.
• Rol en DigiSim.io: Sirve como el elemento de memoria mas basico en circuitos digitales, demostrando el concepto fundamental de almacenamiento basado en retroalimentacion y formando el bloque de construccion para componentes secuenciales mas complejos.

Descripcion funcional

Comportamiento logico

El latch SR cambia de estado basandose en las entradas S y R, y mantiene su estado cuando ambas entradas estan inactivas.

Tabla de verdad:

Set (S)	Reset (R)	Q (siguiente)	Operacion
0	0	Q (anterior)	Mantener estado
0	1	0	Reset
1	0	1	Set
1	1	?	Invalido/Carrera

Nota: "anterior" significa estado previo, "?" indica un estado invalido o indeterminado que debe evitarse

Entradas y salidas

• Entradas:

  • S (Set): Entrada de 1 bit que, cuando esta activa, establece la salida Q del latch a 1.
  • R (Reset): Entrada de 1 bit que, cuando esta activa, restablece la salida Q del latch a 0.

• Salidas:

  • Q: Salida de 1 bit que representa el valor almacenado.
  • Q̅: Salida complementaria de 1 bit que representa el inverso del valor almacenado.

Parametros configurables

• Nivel activo: Si las entradas son activas en alto (implementacion NOR) o activas en bajo (implementacion NAND).
• Retardo de propagacion: El tiempo que tardan las salidas en cambiar despues de los cambios en las entradas.

Representacion visual en DigiSim.io

El latch SR se muestra como un bloque rectangular con entradas etiquetadas en el lado izquierdo (S y R) y salidas (Q y Q̅) en el lado derecho. Cuando se conecta en un circuito, el componente indica visualmente su estado actual a traves de los valores mostrados en sus salidas y cambios de color en los cables de conexion. La respuesta a las entradas Set y Reset es inmediatamente visible, demostrando el comportamiento asincrono de este elemento de memoria fundamental.

Valor educativo

Conceptos clave

• Memoria biestable: Demuestra como los circuitos digitales pueden mantener estado usando retroalimentacion.
• Operacion asincrona: Ilustra cambios de estado que ocurren inmediatamente en respuesta a las entradas, sin control de reloj.
• Logica acoplada cruzada: Muestra como dos compuertas conectadas en un lazo de retroalimentacion crean memoria.
• Estados invalidos: Introduce el concepto de combinaciones de entrada prohibidas en el diseno digital.
• Retroalimentacion de circuito: Demuestra como las salidas pueden retroalimentarse como entradas para crear estados estables.

Objetivos de aprendizaje

• Comprender el concepto fundamental de almacenamiento de memoria digital usando retroalimentacion.
• Aprender como las entradas Set y Reset controlan el estado del latch.
• Reconocer la importancia de evitar combinaciones de entrada invalidas.
• Aplicar latches SR en el diseno de circuitos de memoria basicos y controladores asincronos.
• Comprender como los elementos de memoria mas complejos se construyen sobre el concepto del latch SR.

Ejemplos de uso/Escenarios

• Eliminacion de rebote de interruptores: Limpieza de senales ruidosas de interruptores mecanicos.
• Sistemas de alarma: Creacion de alarmas con enganche que requieren reinicio explicito.
• Celdas de memoria basicas: Almacenamiento de bits individuales de informacion.
• Maquinas de estado asincronas: Construccion de controladores que responden a eventos en lugar de relojes.
• Circuitos de arbitraje: Resolucion de contenciones entre senales competidoras.
• Conversion de nivel a pulso: Deteccion de flancos en senales digitales.

Notas tecnicas

• El latch SR tiene una limitacion fundamental: cuando tanto S como R estan activos simultaneamente, el estado resultante es indeterminado (un estado invalido), lo cual debe evitarse en el diseno.
• Existen dos implementaciones comunes: basada en NOR (entradas activas en alto) y basada en NAND (entradas activas en bajo).
• A diferencia de los flip-flops con reloj, los latches SR responden inmediatamente a los cambios de entrada, lo que los hace utiles para disenos asincronos pero potencialmente problematicos en sistemas sincronos.
• Cuando ambas entradas vuelven al estado inactivo despues de una condicion indeterminada, el estado final es impredecible y depende de pequenas diferencias de temporizado y caracteristicas fisicas del circuito.
• En DigiSim.io, el latch SR proporciona una excelente introduccion al concepto de memoria de estado, que es fundamental para todos los circuitos digitales secuenciales.

Caracteristicas

• Propiedad de memoria:
  • Retiene el ultimo estado valido cuando ambas entradas son 0
  • Proporciona operacion biestable basica
• Retardo de propagacion:
  • Retardo Set-a-Q: Tipicamente 5-15ns (dependiente de la tecnologia)
  • Retardo Reset-a-Q: Tipicamente 5-15ns (dependiente de la tecnologia)
• Consumo de energia:
  • Estatico: Bajo (principalmente corriente de fuga)
  • Dinamico: Moderado durante cambios de estado
• Fan-Out:
  • Tipicamente de 10 a 50 compuertas (dependiente de la tecnologia)
• Complejidad del circuito:
  • Baja (requiere solo 2 compuertas NOR o 2 compuertas NAND)
• Velocidad:
  • Mas rapido que los flip-flops con reloj debido a la operacion asincrona
• Margen de ruido:
  • Moderado (depende de la tecnologia de compuertas)
• Estado invalido:
  • La condicion S=1, R=1 debe evitarse (crea salida indeterminada)

Metodos de implementacion

1. Usando compuertas NOR (Latch SR basico)

graph LR
    S[S Input] --> NOR1[NOR Gate 1]
    R[R Input] --> NOR2[NOR Gate 2]
    
    NOR1 --> Q[Q Output]
    NOR2 --> QB[Q̅ Output]
    
    Q --> NOR2
    QB --> NOR1

Operacion: Compuertas NOR acopladas cruzadas crean un lazo de retroalimentacion para operacion biestable.

2. Usando compuertas NAND (Latch SR activo en bajo)

graph LR
    S[S̅ Input] --> NAND1[NAND Gate 1]
    R[R̅ Input] --> NAND2[NAND Gate 2]
    
    NAND1 --> Q[Q Output]
    NAND2 --> QB[Q̅ Output]
    
    Q --> NAND2
    QB --> NAND1

Operacion: Implementacion activa en bajo usando compuertas NAND con retroalimentacion acoplada cruzada.

3. Implementacion a nivel de transistor

   • CMOS: Usando MOSFETs complementarios
   • TTL: Usando transistores de union bipolar
   • Se puede optimizar para consumo, velocidad o area

4. Circuitos integrados

   • Disponible en familias logicas de la serie 74xx
   • Frecuentemente parte de chips de memoria o logica secuencial mas grandes

Aplicaciones

1. Elementos de memoria

   • Celda de almacenamiento basica en circuitos digitales
   • Base para estructuras de memoria mas complejas

2. Eliminacion de pulsos

   • Eliminacion de rebote de interruptores mecanicos y pulsadores
   • Eliminacion de picos de ruido en entradas digitales

3. Circuitos de arbitraje

   • Resolucion de contenciones entre multiples senales
   • Toma de decisiones primero en llegar, primero en ser atendido

4. Circuitos secuenciales asincronos

   • Maquinas de estado sin reloj global
   • Controladores logicos impulsados por eventos

5. Conversion de nivel a pulso

   • Conversion de un cambio de nivel a un pulso
   • Deteccion de flancos en sistemas digitales

6. Indicacion de alarma y estado

   • Alarmas con enganche que necesitan reinicio manual
   • Indicadores de estado que mantienen su estado

Limitaciones

1. Condicion de carrera

   • La combinacion de entrada S=1, R=1 lleva a un estado indeterminado
   • Cuando ambas entradas vuelven a 0 simultaneamente, el estado final es impredecible

2. Sin control de reloj

   • Los cambios ocurren inmediatamente cuando las entradas cambian
   • Dificil de sincronizar con otros componentes del sistema

3. Problemas de metaestabilidad

   • Puede entrar en estados inestables cuando las entradas cambian demasiado cerca en el tiempo
   • Puede oscilar o establecerse en un estado incorrecto

4. Restricciones de temporizado de entrada

   • Requisitos de ancho de pulso minimo
   • Posibilidad de pulsos perdidos si son demasiado estrechos

5. Funcionalidad limitada

   • Solo capacidad de almacenamiento basica
   • Sin capacidad de activacion por flanco
   • Sin control de habilitacion

Detalle de implementacion de circuito

Latch SR con compuertas NOR

En esta implementacion, el latch usa dos compuertas NOR acopladas cruzadas para proporcionar retroalimentacion:

Q = !(R + Q̅)
Q̅ = !(S + Q)

Cuando S=1 y R=0, Q se convierte en 1. Cuando S=0 y R=1, Q se convierte en 0. Cuando tanto S como R son 0, el latch mantiene su estado anterior gracias al lazo de retroalimentacion.

Latch SR con compuertas NAND

En la implementacion NAND, las entradas son activas en bajo, lo que significa que el latch se establece cuando S es 0 y se restablece cuando R es 0:

Q = !(!S · Q̅)
Q̅ = !(!R · Q)

Componentes relacionados

• Latch SR con compuerta: Agrega una entrada de habilitacion para controlar cuando el latch puede cambiar de estado
• Latch D: Una modificacion del latch SR que previene el estado invalido
• Flip-flop JK: Elemento de memoria mas avanzado con funcionalidad de alternancia
• Flip-flop D: Version activada por flanco del latch D para sistemas sincronos
• Flip-flop T: Flip-flop de alternancia que cambia de estado en los flancos de reloj
• Registro: Multiples flip-flops dispuestos para almacenar valores de multiples bits
• Celda SRAM: Celda de memoria mas compleja basada en principios de enganche