多路分配器
概述
- 用途：多路分配器（DEMUX）是一种数字组件，它根据选择输入将单一输入信号路由到两个可能的输出之一。它充当数据分配器，将信息从一个源引导到两个目标之一。
- 符号：多路分配器表示为一个矩形方块，具有一个数据输入、一个选择输入和两条输出线。
- DigiSim.io 中的角色：作为数字电路中基础的1选2数据分配组件，实现信号路由、地址解码，以及构建复杂数字系统。
功能描述
逻辑行为
多路分配器根据选择输入的值将输入信号引导到两个输出之一。当 Sel=0 时，Data 输入被路由到 Y0，而 Y1 保持为0。当 Sel=1 时，Data 输入被路由到 Y1，而 Y0 保持为0。
真值表（1选2多路分配器）：
| Data | Sel | Y0 | Y1 |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
注：当 Data 为0时，无论选择输入如何，两个输出均为0。
输入和输出
输入（共2个）：
- Data：1位数据输入，将被引导到两个输出之一。
- Sel：1位选择输入，决定哪个输出接收数据信号。
输出（共2个）：
- Y0：当 Sel=0 时接收 Data 输入的输出。
- Y1：当 Sel=1 时接收 Data 输入的输出。
可配置参数
- 传播延迟：选择或输入变化后输出改变所需的时间。
DigiSim.io 中的可视化表示
多路分配器显示为一个矩形方块，一侧（通常是左侧）有一个数据输入，底部通常有一个选择输入，对侧有两个输出（Y0、Y1）。当连接到电路中时，该组件通过连接线的颜色变化直观地指示活动的输出路径。
教育价值
核心概念
- 数据分配：演示如何将单一信号路由到不同的目标。
- 二进制解码：说明如何将二进制值解码以选择特定的输出。
- 数字开关：展示数字系统如何动态重定向信号。
- 一对多操作：介绍将信号分配到多个潜在接收端的概念。
学习目标
- 理解多路分配器如何将数据流从一个源引导到多个目标。
- 学习二进制选择码与活动输出之间的关系。
- 认识多路分配器如何用于存储器系统中的地址解码。
- 应用多路分配器设计数据分配系统。
- 理解多路复用器和多路分配器之间的互补关系。
使用场景
- 地址解码：根据地址值选择特定的存储芯片或外设。
- 数据分配：将数据从单一源路由到多个目标设备。
- 串行转并行转换：将串行流中的位分配到并行输出。
- 控制信号路由：将控制信号引导到更大系统中的特定组件。
- 显示系统：在多元素显示中选择各个段或位。
技术说明
- 选择线（S）数量和输出（Y）数量之间的关系为：2^S = Y。DigiSim.io 的1选2多路分配器使用1条选择线（2^1 = 2个输出）。
- 多路分配器通常与多路复用器配合使用，以创建完整的数据路由系统。
- 多路分配器可以被视为具有使能输入（充当数据输入）的解码器。
- 对于低电平有效系统，非活动输出可能为高电平而非低电平，仅选中的输出在输入为低时为低电平。
特性
- 通道数：描述为 1:N（例如 1:2、1:4、1:8、1:16）
- 选择线：log₂(N) 个选择输入用于在 N 个输出中选择
- 传播延迟：输入变化到输出稳定之间的时间
- 扇出：每个输出可驱动的逻辑门数量
- 功耗：通常随通道数增加
- 使能控制：某些多路分配器包含使能输入
- 数据宽度：可以是1位或多位（总线多路分配器）
- 抗毛刺能力：在转换期间避免瞬态错误输出的能力
多路分配器的类型
二进制多路分配器
- 1:2（1条选择线）
- 1:4（2条选择线）
- 1:8（3条选择线）
- 1:16（4条选择线）
总线多路分配器
- 并行处理多个位
- 常见宽度：4位、8位、16位、32位
低电平有效多路分配器
- 输出为低时有效
- 在某些逻辑族中常见
高电平有效多路分配器
- 输出为高时有效
- 大多数数字系统中的标准行为
树形多路分配器
- 通过级联较小的多路分配器构建
- 用于大规模实现
应用
数据分配
- 将信号分配到多个目标
- 存储体选择
- I/O 端口选择
地址解码
- 存储器地址解码
- 外设选择
- 芯片选择信号生成
通信系统
- 时分解复用
- 通道分离
- 数据流分配
控制系统
- 操作模式分配
- 控制信号路由
- 状态机实现
数据存储
- 存储器写使能控制
- 存储体选择
- 寄存器文件寻址
显示系统
- 显示器中的段选择
- 矩阵寻址
- 像素选择
实现方法
多路分配器可以使用以下方式实现：
基本逻辑门
- 具有解码器结构的AND门
- 解码器和AND门的组合
集成电路
- 74xx 系列：
- 74139：双1:4多路分配器
- 74138：1:8多路分配器
- 74154：1:16多路分配器
- 74xx 系列：
晶体管级
- CMOS 晶体管网络
- 传输晶体管
- 三态缓冲器
HDL 设计（Verilog/VHDL）
- case 语句
- 条件赋值
- 参数化设计
电路实现（1:2 DEMUX）
基本1选2多路分配器可以使用基本逻辑门实现：
graph TB
Data[Data] --> AndGate0[AND Gate]
Data --> AndGate1[AND Gate]
Sel[Sel] --> NotGate[NOT Gate]
Sel --> AndGate1
NotGate --> AndGate0
AndGate0 --> OutputY0[Y0]
AndGate1 --> OutputY1[Y1]
布尔表达式（1:2 DEMUX）
对于具有数据输入 D、输出 Y0 和 Y1、选择输入 S 的1选2多路分配器：
- Y0 = D • S̅
- Y1 = D • S
其中 • 表示逻辑AND，̅ 表示逻辑NOT
相关组件
- 多路复用器：执行反向操作（N选1路由）
- 解码器：将二进制码转换为多条输出线
- 编码器：将多条输入线转换为二进制码
- 总线收发器：带方向控制的双向数据传输
- 数据分配器：与多路分配器类似但具有不同的控制逻辑
- 地址解码器：专用于存储器寻址的多路分配器
- 数字开关：机械开关的电子等价物
- 多路分配器树：级联多路分配器以获取大量输出
