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Demultiplexer (1-to-4)

Demultiplexer (1-to-4)

Multiplexers/Demultiplexers signal_cellular_alt_2_bar Intermediate schedule 18 min

1选4多路分配器

概述

  • 用途：1选4多路分配器（DEMUX）是一种数字电路，它根据两条选择线的值将单一输入信号路由到四条可能的输出线之一。它充当数据分配器，将输入数据引导到选定的目标。
  • 符号：1选4多路分配器表示为一个矩形方块，具有一个数据输入（D）、两个选择输入（S1、S0）和四个数据输出（Y0-Y3）。
  • DigiSim.io 中的角色：作为数字电路中基础的数据分配组件，实现到多个目标的选择性信号路由，并构成地址解码和数据分配网络的基础。

demultiplexer 1to4 component

功能描述

逻辑行为

1选4多路分配器根据选择输入的二进制值将其单一输入引导到四个输出之一。选择输入充当2位二进制数，决定哪个输出将接收输入值。所有其他输出保持逻辑0。

真值表：

S1 S0 Y0 Y1 Y2 Y3 Active Output
0 0 D 0 0 0 Output 0
0 1 0 D 0 0 Output 1
1 0 0 0 D 0 Output 2
1 1 0 0 0 D Output 3

注：D 是数据输入值；同一时刻仅一个输出处于活动状态。

输入和输出

  • 输入：

    • D：1位数据输入，被路由到选定的输出。
    • S1、S0：两个1位选择输入，决定哪个输出接收输入数据。
    • 某些实现可能包含额外的使能输入（EN），可以禁用所有输出。

  • 输出：

    • Y0、Y1、Y2、Y3：四个1位数据输出，同一时刻仅有一个处于活动状态（等于D）。

可配置参数

  • 输出类型：非活动输出是低电平还是高阻态。
  • 使能控制：某些实现包含使能输入，可以停用所有输出。
  • 有效电平：多路分配器是高电平有效还是低电平有效逻辑。
  • 传播延迟：选择输入变化后输出改变所需的时间。

DigiSim.io 中的可视化表示

1选4多路分配器显示为一个矩形方块，左侧有标记的输入（D、S1、S0），右侧有输出（Y0、Y1、Y2、Y3）。当连接到电路中时，该组件通过连接线的颜色变化直观地指示活动的数据路径，显示当前选择接收输入值的输出。

教育价值

核心概念

  • 信号分配：演示数字系统如何选择性地将数据路由到多个目标。
  • 二进制解码：说明二进制值如何控制数字电路中的信号路径。
  • 地址解码：展示存储器和 I/O 地址选择中使用的基本机制。
  • 数据路由：介绍如何将单一源连接到多个可能目标之一。
  • 组合逻辑：加深对逻辑门如何实现数据路由功能的理解。

学习目标

  • 理解数字系统如何根据选择控制来分配信号。
  • 学习二进制选择值如何决定哪个输出接收输入数据。
  • 认识多路复用器和多路分配器之间的逆关系。
  • 应用多路分配器概念设计地址解码器、数据分配网络和控制系统。
  • 理解多路分配器如何将有限的控制信号扩展到多个端点。

使用场景

  • 地址解码：根据地址位选择特定的存储芯片或 I/O 设备。
  • 数据分配：将数据路由到多个可能目标之一。
  • I/O 端口扩展：将单一输出端口扩展以控制多个设备。
  • 时分解复用：将时分复用信号分离回各个通道。
  • 控制信号路由：根据操作码将控制信号引导到特定子系统。
  • 显示系统：在复用显示器中选择各个数位或段。

技术说明

  • 1选4多路分配器可以使用基本逻辑门（通常为4个AND门和2个反相器）实现。
  • 也可以通过将2-4解码器与AND门组合来构建，以门控输入数据。
  • 输出的布尔表达式为：
    • Y0 = D · !S1 · !S0
    • Y1 = D · !S1 · S0
    • Y2 = D · S1 · !S0
    • Y3 = D · S1 · S0
  • 通过添加更多选择输入可以构建更大的多路分配器（1选8、1选16）。
  • 多路分配器和解码器密切相关；多路分配器可以被视为带有使能输入的解码器。
  • 低电平有效多路分配器在选中线上产生低电平输出，在其他所有线上产生高电平。
  • 在 DigiSim.io 中，多路分配器的行为模拟了真实数字组件，正确处理选择转换。

特性

  • 输入配置：
    • 一个数据输入（D）
    • 两个选择输入（S1、S0）用于在4个输出中选择
  • 输出配置：
    • 四个输出（Y0、Y1、Y2、Y3）
    • 同一时刻仅一个输出处于活动状态
  • 传播延迟：
    • 典型 5-15ns（取决于技术）
    • 从选择变化到输出变化的延迟
    • 从数据输入变化到输出变化的延迟
  • 功耗：
    • 低到中等
    • 随开关频率增加
  • 扇出：
    • 每个输出通常驱动 10-50 个门（取决于技术）
  • 逻辑电平：
    • 与标准逻辑族（TTL、CMOS）兼容
  • 电路复杂度：
    • 中等（基本实现需要4个AND门和2个反相器）
  • 速度：
    • 比更大的多路分配器（1选8、1选16）更快
    • 适用于中速应用
  • 信号完整性：
    • 在输出端保持信号完整性
    • 通过选择路径无信号退化

实现方法

  1. 使用基本逻辑门
    • 使用AND门和反相器实现
    • 每个输出由选择线的唯一组合门控
graph TB
    DataIn[Data Input D] --> AndGate0[AND Gate]
    DataIn --> AndGate1[AND Gate]
    DataIn --> AndGate2[AND Gate]
    DataIn --> AndGate3[AND Gate]
    
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    
    NotGate0 --> AndGate0
    NotGate1 --> AndGate0
    
    Select0 --> AndGate1
    NotGate1 --> AndGate1
    
    NotGate0 --> AndGate2
    Select1 --> AndGate2
    
    Select0 --> AndGate3
    Select1 --> AndGate3
    
    AndGate0 --> OutputY0[Y0 Output]
    AndGate1 --> OutputY1[Y1 Output]
    AndGate2 --> OutputY2[Y2 Output]
    AndGate3 --> OutputY3[Y3 Output]

选择逻辑：

  • Y0：S1=0，S0=0（均取反）
  • Y1：S1=0，S0=1
  • Y2：S1=1，S0=0
  • Y3：S1=1，S0=1
  1. 使用解码器加输入门控
    • 2-4解码器生成选择信号
    • 每个解码器输出与数据输入进行AND运算
graph LR
    S0[S0] --> DEC[2-to-4 Decoder]
    S1[S1] --> DEC
    
    DEC -->|E0| AND0[AND]
    DEC -->|E1| AND1[AND]
    DEC -->|E2| AND2[AND]
    DEC -->|E3| AND3[AND]
    
    D[Data D] --> AND0
    D --> AND1
    D --> AND2
    D --> AND3
    
    AND0 --> Y0[Y0]
    AND1 --> Y1[Y1]
    AND2 --> Y2[Y2]
    AND3 --> Y3[Y3]

操作：解码器根据 S1:S0 选择一条使能线，AND门将数据路由到选定的输出。

  1. 使用反向连接的多路复用器

    • 将数据输入连接到多路复用器的所有输入
    • 将输出用作三态缓冲器的使能信号

  2. 集成电路

    • 可在74xx系列逻辑族中使用（例如74139、74HC139）
    • 通常在单个封装中提供双1选4多路分配器

应用

  1. 数据分配

    • 将单一数据源路由到多个目标
    • 通信系统中的通道选择
    • 电信中的时分解复用

  2. 存储器系统

    • 存储芯片选择的地址解码
    • 多存储体系统中的存储体选择
    • 寄存器文件中的寄存器选择

  3. 数字控制系统

    • 控制信号分配
    • 微处理器系统中的命令路由
    • 多模式设备中的模式选择

  4. I/O 端口扩展

    • 扩展微控制器中有限的I/O端口
    • 串行转并行数据转换
    • 外设选择

  5. 信号路由

    • 将时钟或控制信号路由到特定子系统
    • 多设备系统中的总线控制
    • 测试设备中的信号分配

  6. 解码器扩展

    • 创建更大的解码器（例如3-8、4-16）
    • 更大存储系统中的存储器地址解码
    • 复杂指令集中的命令解码

  7. 显示系统

    • 复用显示器中的数位选择
    • LED/LCD 显示系统中的段路由
    • 小型显示矩阵中的像素寻址

局限性

  1. 输出激活限制

    • 同一时刻仅一个输出处于活动状态
    • 无法同时将数据分配到多个输出

  2. 选择线依赖

    • 选择线必须在有效输出可用之前保持稳定
    • 选择线转换期间可能出现毛刺

  3. 传播延迟

    • 通过多路分配器的信号延迟可能影响高速系统的时序
    • 延迟随输出数量略有增加

  4. 扇出限制

    • 每个输出的驱动能力有限
    • 高扇出应用可能需要缓冲器

  5. 功耗

    • 随开关频率增加
    • 在某些实现中空闲输出仍消耗静态功率

电路实现细节

布尔表达式

1选4多路分配器可以用以下布尔表达式描述：

Y0 = D · !S1 · !S0
Y1 = D · !S1 · S0
Y2 = D · S1 · !S0
Y3 = D · S1 · S0

其中：

  • D 是数据输入
  • S1、S0 是选择输入
  • Y0、Y1、Y2、Y3 是输出
  • "·" 表示逻辑AND
  • "!" 表示逻辑NOT

实现分析

在门级实现中，每个输出由选择线的唯一组合使能：

  • Y0 在 S1=0 且 S0=0 时有效
  • Y1 在 S1=0 且 S0=1 时有效
  • Y2 在 S1=1 且 S0=0 时有效
  • Y3 在 S1=1 且 S0=1 时有效

相关组件

  • 1选2多路分配器：具有一条选择线和两个输出的更简单版本
  • 1选8多路分配器：具有三条选择线和八个输出的扩展版本
  • 1选16多路分配器：具有四条选择线和十六个输出的更大版本
  • 4选1多路复用器：执行反向操作，从多个输入中选择一个
  • 2-4解码器：类似组件，但根据二进制输入激活多个输出之一
  • 编码器：执行解码器的反向操作
  • 总线驱动器：通常与多路分配器组合用于面向总线的系统
  • 三态缓冲器：在共享总线应用中用于多路分配器实现

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help_outline 常见问题

1到4 DEMUX如何工作?

一个输入根据2条选择线被路由到4个输出之一。未选择的输出保持低电平，而选择的输出跟随输入。

1到4 DEMUX在哪些场景使用?

存储芯片选择、将串行数据分配到并行输出、以及在系统中将信号路由到特定设备。

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