JK触发器

概述

• 用途：JK触发器是一种存储一位数据并提供多功能状态控制的时序数字电路。它通过消除无效状态并在两个输入均为高电平时添加翻转功能，改进了SR触发器。
• 符号：JK触发器表示为矩形块，具有J（置位）、K（复位）、时钟（CLK）以及有时有异步置位和复位的输入，以及Q和Q̅输出。
• DigiSim.io角色：作为时序数字电路中的基本存储元件，为计数器、寄存器、状态机和控制应用提供通用构建块。

功能描述

逻辑行为

JK触发器根据J和K输入在被正时钟边沿（上升沿）触发时改变状态。它具有可以覆盖正常操作的异步预置和清除输入。

引脚布局：

• 引脚 0：J（置位控制输入）
• 引脚 1：K（复位控制输入）
• 引脚 2：CLK（时钟输入）
• 引脚 3：PRE（预置 - 异步置位）
• 引脚 4：CLR（清除 - 异步复位）
• 输出 0：Q（存储值）
• 输出 1：Q̅（互补输出）

真值表（正边沿触发JK触发器）：

PRE	CLR	J	K	CLK	Q（次态）	Q̅（次态）	操作
0	1	X	X	X	0	1	异步清除
1	0	X	X	X	1	0	异步预置
0	0	0	0	↑	Q（前态）	Q̅（前态）	不变（保持）
0	0	0	1	↑	0	1	复位
0	0	1	0	↑	1	0	置位
0	0	1	1	↑	Q̅（前态）	Q（前态）	翻转
0	0	X	X	0	Q（前态）	Q̅（前态）	保持前态
0	0	X	X	↓	Q（前态）	Q̅（前态）	保持前态

注：↑表示时钟上升沿，↓表示下降沿，X表示"无关"，0=无效（低电平），1=有效（高电平）

操作优先级（从高到低）：

1. CLR（清除）：当CLR=1时，无论其他输入如何，Q被强制为0
2. PRE（预置）：当PRE=1且CLR=0时，无论其他输入如何，Q被强制为1
3. 时钟边沿：当PRE=0且CLR=0时，J和K输入在上升时钟边沿控制状态

输入和输出

• 输入：

  • J [引脚0]：1位"置位控制"输入，与K一起确定触发器的下一个状态。
  • K [引脚1]：1位"复位控制"输入，与J一起确定触发器的下一个状态。
  • CLK（时钟） [引脚2]：1位正边沿时序信号，触发状态变化。
  • PRE（预置） [引脚3]：1位异步输入，高电平有效时强制Q为1。
  • CLR（清除） [引脚4]：1位异步输入，高电平有效时强制Q为0（最高优先级）。

• 输出：

  • Q：1位输出，表示存储的位（当前状态）。
  • Q̅：1位输出，表示存储位的补码。

可配置参数

• 时钟边沿敏感性：触发器是响应上升还是下降时钟边沿。
• 异步输入：是否存在置位和复位输入。
• 传播延迟：触发事件后输出变化所需的时间。

DigiSim.io中的可视化表示

JK触发器显示为矩形块，左侧有标记的输入（从上到下依次为J、K、CLK、PRE、CLR），右侧有输出（Q和Q̅）。该组件清楚标记"JK FF"以识别其为JK触发器。时钟输入通常用三角形符号标记，表示正边沿敏感。在电路中连接后，该组件通过输出上显示的值和连接线的颜色变化在视觉上指示其当前状态。

教育价值

核心概念

• 时序逻辑：演示电路如何根据时序信号存储和改变状态。
• 边沿触发行为：说明数字电路如何响应信号转换而非电平。
• 反馈系统：展示当前状态如何影响下一个状态的计算。
• 状态存储：介绍数字电路如何在时钟周期之间维持状态。
• 翻转功能：演示二进制状态切换，这是数字计数器的基本概念。

学习目标

• 理解JK触发器如何存储二进制信息和改变状态。
• 了解输入组合与结果状态变化之间的关系。
• 认识翻转模式如何实现高效的计数器设计。
• 将JK触发器应用于设计计数器和状态机等时序电路。
• 理解JK触发器如何通过适当连接模拟其他触发器类型。

使用示例

• 二进制计数器：利用翻转功能计数顺序状态。
• 分频：通过在每个输入时钟脉冲上翻转来创建时钟分频器。
• 移位寄存器：通过一系列触发器存储和移位数据位。
• 状态机：创建经历定义状态序列的电路。
• 去抖电路：消除机械开关输入的噪声。
• 存储元件：在存储系统中存储单个位。

技术说明

• JK触发器的翻转特性（当J=K=1时）使其特别适用于计数器设计。
• JK触发器可以配置为其他触发器类型：
  • 作为D触发器：将J连接到D，将K连接到NOT D
  • 作为T触发器：将J和K连接在一起（J=K=T）
  • 作为SR触发器：直接使用，但避免J=K=1以实现纯SR行为
• 正边沿触发JK触发器具有可靠操作的特定建立和保持时间要求。
• 异步控制：PRE和CLR输入是高电平有效的，优先于同步时钟输入。CLR的优先级高于PRE。
• 控制信号优先级：CLR输入始终覆盖PRE和同步输入。当CLR=1时，输出强制为0。当PRE=1且CLR=0时，输出强制为1。
• 在DigiSim.io中，JK触发器模拟正边沿触发行为，对状态转换有清晰的视觉反馈。

时序图

操作示例：

时钟边沿	J	K	动作	Q（次态）
上升沿 1	0	1	复位	0
上升沿 2	1	0	置位	1
上升沿 3	1	1	翻转	0
上升沿 4	1	1	翻转	1
上升沿 5	0	0	保持	1

关键行为：输出仅在时钟边沿变化，提供稳定的同步操作。

特性

• 比SR或D触发器更通用
• 当J和K均为高电平时提供翻转功能
• 正常操作期间无无效状态
• 边沿触发（响应时钟转换）
• 有建立和保持时间要求
• 通过将J和K连接在一起可用作T触发器
• 通过简单逻辑可用作D触发器

应用

1. 计数器和分频器（使用翻转特性）
2. 移位寄存器
3. 状态机
4. 时序数字电路中的存储元件
5. 脉冲检测和生成
6. 物理开关去抖
7. 时序和同步电路
8. 数字系统中的拨动开关

实现

JK触发器可以由以下方式构建：

• 与非门或或非门
• 改进的主从配置
• 常见IC封装：
  • 7473：带清除的双JK触发器
  • 7476：带预置和清除的双JK触发器
  • 74112：带预置和清除的双JK触发器，负边沿触发

功能关系

JK触发器可以配置为其他触发器类型：

• D触发器：将J连接到D，将K连接到NOT D
• T触发器：将J和K连接在一起（J=K=T）
• SR触发器：直接使用，但避免J=K=1以实现SR行为

电路图

基本的JK触发器可以使用与非门以主从配置实现，带有反馈路径以提供翻转功能。

相关组件

• SR触发器：设计更简单，但有无效输入组合
• D触发器：数据存储，无翻转能力
• T触发器：仅翻转功能
• 计数器：通常使用JK触发器构建，利用其翻转能力