JK 플립플롭

개요

목적: JK 플립플롭은 1비트의 데이터를 저장하고 다양한 상태 제어를 제공하는 순차 디지털 회로입니다. 무효 상태를 제거하고 두 입력이 모두 HIGH일 때 토글 기능을 추가하여 SR 플립플롭을 개선합니다.
기호: JK 플립플롭은 J(셋), K(리셋), Clock(CLK), 그리고 경우에 따라 비동기 SET과 RESET 입력과 Q 및 Q̅ 출력이 있는 직사각형 블록으로 표현됩니다.
DigiSim.io 역할: 순차 디지털 회로에서 기본 메모리 요소로 사용되며, 카운터, 레지스터, 상태 기계 및 제어 응용을 위한 다양한 빌딩 블록을 제공합니다.

jk flip flop component

기능 설명

논리 동작

JK 플립플롭은 양의 클럭 에지(상승 에지)에 의해 트리거될 때 J 및 K 입력에 기반하여 상태를 변경합니다. 정상 동작을 무시할 수 있는 비동기 프리셋 및 클리어 입력을 갖추고 있습니다.

핀 배치:

핀 0: J (셋 제어 입력)
핀 1: K (리셋 제어 입력)
핀 2: CLK (클럭 입력)
핀 3: PRE (프리셋 - 비동기 셋)
핀 4: CLR (클리어 - 비동기 리셋)
출력 0: Q (저장된 값)
출력 1: Q̅ (상보 출력)

진리표 (양의 에지 트리거 JK 플립플롭):

PRE	CLR	J	K	CLK	Q (next)	Q̅ (next)	동작
0	1	X	X	X	0	1	비동기 클리어
1	0	X	X	X	1	0	비동기 프리셋
0	0	0	0	↑	Q (prev)	Q̅ (prev)	변화 없음 (유지)
0	0	0	1	↑	0	1	리셋
0	0	1	0	↑	1	0	셋
0	0	1	1	↑	Q̅ (prev)	Q (prev)	토글
0	0	X	X	0	Q (prev)	Q̅ (prev)	이전 상태 유지
0	0	X	X	↓	Q (prev)	Q̅ (prev)	이전 상태 유지

참고: ↑는 클럭의 상승 에지, ↓는 하강 에지, X는 "무관", 0 = 비활성 (LOW), 1 = 활성 (HIGH)

동작 우선순위 (높은 순서부터):

CLR (클리어): CLR=1이면 다른 입력과 관계없이 Q가 0으로 강제됨
PRE (프리셋): PRE=1이고 CLR=0이면 다른 입력과 관계없이 Q가 1로 강제됨
클럭 에지: PRE=0이고 CLR=0이면 상승 클럭 에지에서 J와 K 입력이 상태를 제어

입력 및 출력

입력:
- J [핀 0]: K와 함께 플립플롭의 다음 상태를 결정하는 1비트 "셋 제어" 입력.
- K [핀 1]: J와 함께 플립플롭의 다음 상태를 결정하는 1비트 "리셋 제어" 입력.
- CLK (Clock) [핀 2]: 상태 변경을 트리거하는 1비트 양의 에지 타이밍 신호.
- PRE (Preset) [핀 3]: 활성 HIGH일 때 Q를 1로 강제하는 1비트 비동기 입력.
- CLR (Clear) [핀 4]: 활성 HIGH일 때 Q를 0으로 강제하는 1비트 비동기 입력 (최고 우선순위).
출력:
- Q: 저장된 비트(현재 상태)를 나타내는 1비트 출력.
- Q̅: 저장된 비트의 보수를 나타내는 1비트 출력.

설정 가능한 매개변수

클럭 에지 감도: 플립플롭이 상승 또는 하강 클럭 에지에 반응하는지 여부.
비동기 입력: SET 및 RESET 입력의 존재 여부.
전파 지연: 트리거 이벤트 후 출력이 변경되는 데 걸리는 시간.

DigiSim.io에서의 시각적 표현

JK 플립플롭은 왼쪽에 레이블이 지정된 입력(위에서 아래로 J, K, CLK, PRE, CLR)과 오른쪽에 출력(Q 및 Q̅)이 있는 직사각형 블록으로 표시됩니다. 부품에는 JK 플립플롭임을 식별하기 위해 "JK FF"로 명확하게 레이블이 지정됩니다. 클럭 입력은 일반적으로 양의 에지 감도를 나타내는 삼각형 기호로 표시됩니다. 회로에 연결되면 출력에 표시되는 값과 연결 와이어의 색상 변화를 통해 현재 상태를 시각적으로 나타냅니다.

교육적 가치

핵심 개념

순차 논리: 회로가 타이밍 신호에 기반하여 상태를 저장하고 변경하는 방법을 보여줍니다.
에지 트리거 동작: 디지털 회로가 레벨이 아닌 신호 전환에 반응하는 방법을 설명합니다.
피드백 시스템: 현재 상태가 다음 상태 계산에 어떻게 영향을 미치는지 보여줍니다.
상태 메모리: 디지털 회로가 클럭 사이클 간에 상태를 유지하는 방법을 소개합니다.
토글 기능: 디지털 카운터의 기본 개념인 이진 상태 전환을 보여줍니다.

학습 목표

JK 플립플롭이 어떻게 이진 정보를 저장하고 상태를 변경하는지 이해합니다.
입력 조합과 결과 상태 변경 간의 관계를 배웁니다.
토글 모드가 효율적인 카운터 설계를 어떻게 가능하게 하는지 인식합니다.
카운터 및 상태 기계와 같은 순차 회로 설계에 JK 플립플롭을 적용합니다.
JK 플립플롭이 적절한 연결을 통해 다른 플립플롭 유형을 어떻게 에뮬레이트할 수 있는지 이해합니다.

사용 예시

이진 카운터: 순차 상태를 세기 위해 토글 기능을 활용합니다.
주파수 분주: 각 입력 클럭 펄스에서 토글하여 클럭 분주기를 만듭니다.
시프트 레지스터: 일련의 플립플롭을 통해 데이터 비트를 저장하고 시프트합니다.
상태 기계: 정의된 상태 시퀀스를 통해 진행하는 회로를 만듭니다.
디바운스 회로: 기계적 스위치 입력의 노이즈를 제거합니다.
메모리 요소: 메모리 시스템에서 개별 비트를 저장합니다.

기술 참고사항

JK 플립플롭의 토글 기능(J=K=1일 때)은 카운터 설계에 특히 유용합니다.
JK 플립플롭은 다른 플립플롭 유형으로 구성될 수 있습니다:
- D 플립플롭으로: J를 D에, K를 NOT D에 연결
- T 플립플롭으로: J와 K를 함께 연결 (J=K=T)
- SR 플립플롭으로: 직접 사용, 단 순수 SR 동작을 위해 J=K=1 회피
양의 에지 트리거 JK 플립플롭은 안정적인 동작을 위해 특정 셋업 및 홀드 시간 요구 사항이 있습니다.
비동기 제어: PRE 및 CLR 입력은 활성 HIGH이며 동기 클럭 입력보다 우선합니다. CLR은 PRE보다 높은 우선순위를 가집니다.
제어 신호 우선순위: CLR 입력은 항상 PRE 및 동기화된 입력을 무시합니다. CLR=1이면 출력은 0으로 강제됩니다. PRE=1이고 CLR=0이면 출력은 1로 강제됩니다.
DigiSim.io에서 JK 플립플롭은 상태 전환의 명확한 시각적 피드백과 함께 양의 에지 트리거 동작을 모델링합니다.

타이밍 다이어그램

동작 예시:

Clock Edge	J	K	동작	Q (next)
Rising 1	0	1	리셋	0
Rising 2	1	0	셋	1
Rising 3	1	1	토글	0
Rising 4	1	1	토글	1
Rising 5	0	0	유지	1

핵심 동작: 출력은 클럭 에지에서만 변경되어 안정적인 동기 동작을 제공합니다.

특성

SR 또는 D 플립플롭보다 더 다양함
J와 K가 모두 HIGH일 때 토글 기능 제공
정상 동작 중 무효 상태 없음
에지 트리거 (클럭 전환에 반응)
셋업 및 홀드 시간 요구 사항 있음
J와 K를 함께 연결하면 T 플립플롭으로 사용 가능
간단한 논리로 D 플립플롭으로 사용 가능

응용

카운터 및 주파수 분주기 (토글 기능 활용)
시프트 레지스터
상태 기계
순차 디지털 회로의 메모리 요소
펄스 감지 및 생성
물리적 스위치 디바운싱
타이밍 및 동기화 회로
디지털 시스템의 토글 스위치

구현

JK 플립플롭은 다음으로 구성할 수 있습니다:

NAND 또는 NOR 게이트
수정된 마스터-슬레이브 배열
일반적인 IC 패키지:
- 7473: 클리어 기능이 있는 듀얼 JK 플립플롭
- 7476: 프리셋과 클리어 기능이 있는 듀얼 JK 플립플롭
- 74112: 프리셋과 클리어 기능이 있는 듀얼 JK 플립플롭, 음의 에지 트리거

기능적 관계

JK 플립플롭은 다른 플립플롭 유형으로 구성할 수 있습니다:

D 플립플롭: J를 D에, K를 NOT D에 연결
T 플립플롭: J와 K를 함께 연결 (J=K=T)
SR 플립플롭: 직접 사용, 단 SR 동작을 위해 J=K=1 회피

회로 다이어그램

기본 JK 플립플롭은 토글 기능을 제공하기 위한 피드백 경로를 가진 마스터-슬레이브 구성의 NAND 게이트를 사용하여 구현할 수 있습니다.

JK Flip-Flop

JK 플립플롭

개요