멀티플렉서

개요

목적: 멀티플렉서(MUX)는 여러 입력 신호 중 하나를 선택하여 단일 출력 라인으로 전달하는 디지털 컴포넌트입니다. 여러 입력 데이터 라인 중 하나를 출력으로 라우팅하는 디지털 제어 스위치로 기능합니다.
기호: 멀티플렉서는 2개의 데이터 입력(D0, D1), 선택 입력(Sel), 단일 출력(Y)이 있는 직사각형 블록으로 표현됩니다.
DigiSim.io 역할: DigiSim.io 멀티플렉서는 단일 선택 라인을 기반으로 두 데이터 입력 중에서 선택하는 2대1(2:1) MUX로, 디지털 회로에서 기본적인 데이터 선택 컴포넌트 역할을 합니다.

multiplexer component

기능 설명

논리 동작

DigiSim.io 멀티플렉서는 2대1 MUX입니다. 단일 선택 입력(Sel)을 사용하여 두 데이터 입력(D0 또는 D1) 중 어느 것을 출력(Y)으로 전달할지 결정합니다. Sel=0이면 출력 Y는 D0과 같습니다. Sel=1이면 출력 Y는 D1과 같습니다.

진리표 (2대1 멀티플렉서):

Sel	D0	D1	Y
0	0	X	0
0	1	X	1
1	X	0	0
1	X	1	1

입력 및 출력

입력 (총 3개):
- D0 (데이터 0): Sel=0일 때 선택되는 1비트 데이터 입력.
- D1 (데이터 1): Sel=1일 때 선택되는 1비트 데이터 입력.
- Sel (선택): 어떤 데이터 입력(D0 또는 D1)이 출력에 나타나는지 결정하는 1비트 제어 입력.
출력 (총 1개):
- Y (출력): 선택된 데이터 입력의 값을 반영하는 1비트 출력.

설정 가능한 매개변수

전파 지연: 선택 또는 입력 변경 후 출력이 변경되는 데 걸리는 시간.

DigiSim.io에서의 시각적 표현

멀티플렉서는 한쪽에 두 데이터 입력(D0, D1)이 있고 선택 입력(Sel)은 일반적으로 하단에 있는 직사각형 블록으로 표시됩니다. 출력(Y)은 반대쪽에 있습니다. 회로에 연결되면 컴포넌트는 연결 와이어의 색상 변화를 통해 활성 데이터 경로와 논리 상태를 시각적으로 나타냅니다.

교육적 가치

핵심 개념

데이터 선택: 여러 옵션 중에서 하나의 신호를 선택하는 개념을 보여줍니다.
디지털 스위칭: 디지털 시스템이 데이터를 동적으로 라우팅하는 방법을 설명합니다.
이진 인코딩: 이진 선택 값이 특정 데이터 경로에 대응하는 방법을 보여줍니다.
조합 논리: 멀티플렉서를 사용하여 복잡한 논리 함수를 구현하는 방법을 소개합니다.

학습 목표

멀티플렉서가 디지털 시스템에서 데이터 흐름을 지시하는 방법을 이해합니다.
이진 선택 코드가 어떤 입력이 출력으로 라우팅되는지 결정하는 방법을 배웁니다.
더 큰 디지털 시스템을 만드는 데 멀티플렉서의 역할을 인식합니다.
다양한 조합 논리 함수를 구현하기 위해 멀티플렉서를 적용합니다.
멀티플렉서가 특정 회로 설계에서 부품 수를 줄이는 방법을 이해합니다.

사용 예시/시나리오

데이터 선택: 처리할 여러 데이터 소스 중 하나를 선택합니다.
버스 시스템: 공유 데이터 버스에 대한 장치 액세스를 제어합니다.
논리 구현: 멀티플렉서를 상수와 변수를 입력으로 사용하여 모든 조합 논리 함수를 구현합니다.
병렬-직렬 변환: 병렬 입력에서 비트를 순차적으로 선택합니다.
메모리 시스템: 특정 메모리 셀 또는 워드를 주소 지정하고 선택합니다.

기술 참고사항

선택 라인(S) 수와 데이터 입력(I) 수의 관계는 2^S = I입니다. 예를 들어, DigiSim.io의 2대1 멀티플렉서는 1개의 선택 라인을 사용하여 2개의 데이터 입력 중에서 선택합니다.
여러 멀티플렉서를 캐스케이드하면 더 큰 멀티플렉서를 만들 수 있습니다. 예를 들어, 두 개의 4:1 멀티플렉서와 하나의 2:1 멀티플렉서로 8:1 멀티플렉서를 만들 수 있습니다.
멀티플렉서를 디멀티플렉서와 결합하여 양방향 데이터 라우팅 시스템을 만들 수 있습니다.
물리적 구현에서 멀티플렉서는 선택 라인 전환 중에 짧은 출력 글리치를 경험할 수 있습니다.

특성

채널 수: N:1로 설명 (예: 2:1, 4:1, 8:1, 16:1)
선택 라인: N개의 데이터 입력 중에서 선택하기 위해 log₂(N)개의 선택 입력
전파 지연: 입력 변경과 안정된 출력 사이의 시간
팬아웃: 구동할 수 있는 논리 게이트 수
소비 전력: 일반적으로 채널 수에 따라 증가
활성화 제어: 일부 멀티플렉서에는 활성화 입력이 포함
데이터 폭: 1비트 또는 다중 비트(버스 멀티플렉서)일 수 있음
글리치 면역: 전환 중 일시적인 잘못된 출력을 방지하는 품질

멀티플렉서 유형

바이너리 멀티플렉서
- 2:1 (1개 선택 라인)
- 4:1 (2개 선택 라인)
- 8:1 (3개 선택 라인)
- 16:1 (4개 선택 라인)
버스 멀티플렉서
- 여러 비트를 병렬로 처리
- 일반적인 폭: 4비트, 8비트, 16비트, 32비트
아날로그 멀티플렉서
- 아날로그 신호를 전환
- 온 상태에서 낮은 저항으로 신호 무결성 유지
트리 멀티플렉서
- 더 작은 멀티플렉서를 캐스케이드하여 구성
- 대규모 구현에 사용
양방향 멀티플렉서
- 양방향으로 신호 흐름 허용
- 양방향 버스에 사용

응용

데이터 선택 및 라우팅
- 여러 데이터 소스 중 선택
- DRAM의 메모리 주소 멀티플렉싱
- 컴퓨터 시스템의 버스 중재
통신 시스템
- 채널 공유를 위한 시분할 멀티플렉싱(TDM)
- 통신의 라인 선택
- 네트워크 스위칭 응용
논리 구현
- 부울 함수 구현
- FPGA의 룩업 테이블(LUT)
- 프로그래밍 가능한 논리 배열
테스트 및 디버깅
- 신호 프로빙 및 모니터링
- 테스트 포인트 선택
- 진단 신호 라우팅
산술 회로
- ALU 함수 선택
- 조건부 연산
- 비트 조작 함수
제어 시스템
- 동작 모드 선택
- 신호 경로 구성
- 상태 기계 구현

구현

멀티플렉서는 다음을 사용하여 구현할 수 있습니다:

기본 논리 게이트
- AND, OR, NOT 게이트
- 전송 게이트
집적 회로
- 74xx 시리즈:
  - 74157: 쿼드 2:1 멀티플렉서
  - 74153: 듀얼 4:1 멀티플렉서
  - 74151: 8:1 멀티플렉서
  - 74150: 16:1 멀티플렉서
트랜지스터 레벨
- CMOS 패스 트랜지스터
- 전송 게이트
- 트라이스테이트 버퍼
HDL 설계 (Verilog/VHDL)
- case 문
- 조건부 할당
- 매개변수화된 설계

회로 구현 (2:1 MUX)

기본 논리 게이트를 사용한 기본 2:1 멀티플렉서 구현:

AND-OR 게이트 구현

graph LR
    Input0[Input I0] --> AndGate0[AND Gate]
    SelectS[Select S] --> NotGate[NOT Gate]
    NotGate --> AndGate0
    
    Input1[Input I1] --> AndGate1[AND Gate]
    SelectS --> AndGate1
    
    AndGate0 --> OrGate[OR Gate]
    AndGate1 --> OrGate
    OrGate --> OutputY[Output]

전송 게이트 구현

graph LR
    Input0[Input I0] --> TransGate0[Transmission Gate 0]
    Input1[Input I1] --> TransGate1[Transmission Gate 1]
    
    TransGate0 --> OutputY[Output]
    TransGate1 --> OutputY
    
    SelectS[Select S] --> TransGate1
    SelectS --> NotGate[NOT Gate]
    NotGate --> TransGate0

Multiplexer (2-to-1)

멀티플렉서

개요