D 래치
개요
- 목적: D 래치(데이터 래치)는 단일 비트의 정보를 저장하는 레벨 감지 메모리 회로입니다. 단일 데이터 입력(D)을 사용하여 무효 상태를 제거함으로써 SR 래치를 개선하며, 인에이블 입력이 래치가 새로운 데이터를 받아들이는 시점을 제어합니다.
- 기호: D 래치는 D(데이터)와 EN(인에이블) 입력과 상보 출력 Q 및 Q̅를 가진 직사각형 블록으로 표현됩니다.
- DigiSim.io 역할: 디지털 회로에서 메모리 저장을 위한 기본 구성 요소로 사용되며, 임시 데이터 보유 및 에지 트리거 동작과 대비되는 레벨 감지 동작을 보여줍니다.
기능 설명
논리 동작
D 래치는 인에이블 상태에서 투명하게 작동하여 D 입력 값을 Q 출력으로 전달합니다. 비활성화되면 D 입력의 변화에 관계없이 마지막 상태를 유지(래치)합니다.
진리표:
| Enable (EN) | Data (D) | Q (next) | 동작 |
|---|---|---|---|
| 0 | X | Q (prev) | 상태 유지 |
| 1 | 0 | 0 | 리셋 (0 로드) |
| 1 | 1 | 1 | 셋 (1 로드) |
참고: X는 "무관" 조건을 나타내며, "prev"는 이전 상태를 의미합니다
입력 및 출력
입력:
- D (Data): 래치가 활성화되었을 때 저장할 값을 제공하는 1비트 입력입니다.
- EN (Enable): 래치가 투명 상태(EN=1)인지 유지 상태(EN=0)인지를 결정하는 1비트 제어 입력입니다.
출력:
- Q: 저장된 값을 나타내는 1비트 출력입니다.
- Q̅: 저장된 값의 반전을 나타내는 1비트 상보 출력입니다.
설정 가능한 매개변수
- 활성 레벨: 인에이블 입력이 활성 하이인지 활성 로우인지 여부입니다.
- 전파 지연: 입력 또는 인에이블 변화 후 출력이 변경되는 데 걸리는 시간입니다.
DigiSim.io에서의 시각적 표현
D 래치는 왼쪽에 레이블이 지정된 입력(D 및 EN)과 오른쪽에 출력(Q 및 Q̅)이 있는 직사각형 블록으로 표시됩니다. 회로에 연결되면 출력에 표시되는 값과 연결 와이어의 색상 변화를 통해 현재 상태를 시각적으로 나타냅니다. 인에이블 입력의 상태가 변경되면 투명 또는 유지 동작도 시각적으로 표시됩니다.
교육적 가치
핵심 개념
- 레벨 감지: 회로가 에지가 아닌 신호 레벨에 어떻게 반응하는지 보여줍니다.
- 투명성과 래칭: 투명(통과) 모드와 메모리(유지) 모드의 개념을 설명합니다.
- 메모리 저장: 디지털 회로가 정보를 임시로 저장하는 방법을 보여줍니다.
- 신호 타이밍: 디지털 메모리 요소에서 셋업 시간과 홀드 시간의 중요성을 소개합니다.
- 데이터 동기화: 동기화 목적으로 특정 시점에 데이터를 캡처하는 방법을 보여줍니다.
학습 목표
- 레벨 감지 래치와 에지 트리거 플립플롭의 차이를 이해합니다.
- 인에이블 입력이 데이터 캡처와 유지 시점을 어떻게 제어하는지 배웁니다.
- 래치에서 안정적인 데이터 캡처를 위한 타이밍 고려 사항을 인식합니다.
- 간단한 메모리 회로 및 데이터 유지 레지스터 설계에 D 래치를 적용합니다.
- 2상 클럭 방식 및 투명 레지스터에서 래치가 어떻게 사용될 수 있는지 이해합니다.
사용 예시
- 데이터 레지스터: 인에이블이 활성화되었을 때 다중 비트 데이터 값을 임시로 저장합니다.
- 입력 캡처: 인에이블 신호를 제어하여 특정 시점에 입력 데이터를 샘플링합니다.
- 버스 인터페이스: 버스 전송 중 주소 또는 데이터 값을 안정적으로 유지합니다.
- 2상 클럭킹: 교대 래치 시스템에서 파이프라인 단계를 생성합니다.
- 시간 차용: 파이프라인 시스템에서 작업이 클럭 경계를 넘어 확장될 수 있도록 합니다.
- 레벨 감지 스캔 설계: 제어 가능한 스캔 체인을 생성하여 회로 테스트를 지원합니다.
기술 참고사항
- 에지 트리거 플립플롭과 달리 D 래치는 인에이블 입력이 활성화될 때마다 투명하므로 타이밍 제어가 더 중요합니다.
- 인에이블이 활성 상태인 동안 D 입력에 여러 전환이 발생하면 출력에도 여러 전환이 발생하여 특정 설계에서 경쟁 조건이 발생할 수 있습니다.
- 래치의 "투명 창"은 파이프라인 설계에서 시간 차용에 유리할 수 있지만 신중한 타이밍 분석이 필요합니다.
- D 래치는 일반적으로 에지 트리거 플립플롭보다 적은 논리를 필요로 하여 잠재적으로 더 빠른 동작을 제공하지만 더 많은 타이밍 제약이 있습니다.
- DigiSim.io에서 D 래치는 디지털 설계에서 중요한 개념인 레벨 감지와 에지 트리거 동작의 차이를 명확하게 보여줍니다.
특성
- 메모리 속성:
- Enable이 하이에서 로우로 전환될 때 D 입력에 있는 값을 저장합니다
- Enable이 하이일 때 투명합니다 (레벨 감지)
- 전파 지연:
- 데이터-Q 지연 (인에이블 상태): 일반적으로 5-15ns (기술 의존적)
- 인에이블-출력 지연: 일반적으로 5-15ns (기술 의존적)
- 셋업 및 홀드 시간:
- 셋업 시간: Enable이 로우로 전환되기 전에 D가 안정되어야 하는 시간
- 홀드 시간: Enable이 로우로 전환된 후 D가 안정되어야 하는 시간
- 전력 소비:
- 정적: 낮음 (주로 누설 전류)
- 동적: 상태 변경 시 중간 정도
- 팬아웃:
- 일반적으로 10-50개 게이트 (기술 의존적)
- 회로 복잡도:
- 중간 (SR 래치와 입력 게이팅 논리 필요)
- 속도:
- 에지 트리거 플립플롭보다 빠르지만 더 긴 셋업 및 홀드 시간이 필요합니다
- 노이즈 마진:
- 중간 (게이트 기술에 따라 다름)
- 동작 모드:
- 투명 모드 (Enable이 하이일 때)
- 메모리 모드 (Enable이 로우일 때)
구현 방법
- 입력 게이팅이 있는 SR 래치 사용
graph TB
D[D Input] --> AND1[AND Gate]
EN[Enable] --> AND1
EN --> AND2[AND Gate]
D --> NOT[NOT Gate]
NOT --> AND2
AND1 -->|S| SR[SR Latch]
AND2 -->|R| SR
SR --> Q[Q Output]
SR --> QB[Q̅ Output]
동작: Enable=1일 때, D가 Set(D=1인 경우) 또는 Reset(D=0인 경우)으로 전달됩니다. Enable=0일 때 래치는 상태를 유지합니다.
- NAND 게이트 사용
graph TB
D[D Input] --> NAND1[NAND Gate]
EN[Enable] --> NAND1
EN --> NAND2[NAND Gate]
D --> NOT[NOT Gate]
NOT --> NAND2
NAND1 --> NAND3[NAND Latch]
NAND2 --> NAND4[NAND Latch]
NAND3 --> Q[Q Output]
NAND3 --> NAND4
NAND4 --> QB[Q̅ Output]
NAND4 --> NAND3
동작: 메모리를 위한 교차 결합 피드백을 갖춘 NAND 기반 구현입니다.
트랜지스터 레벨 구현
- CMOS: 전송 게이트와 인버터 사용
- TTL: 바이폴라 접합 트랜지스터 사용
- 전력, 속도 또는 면적에 최적화 가능
집적 회로
- 74xx 시리즈 논리 패밀리에서 사용 가능 (예: 74HC75, 74LS373)
- 종종 단일 패키지에 쿼드 또는 옥탈 래치로 구성
응용
데이터 저장
- 데이터 경로의 임시 저장 레지스터
- 마이크로프로세서의 I/O 포트 래치
- 메모리 시스템의 주소 래치
데이터 동기화
- 비동기 도메인 간 데이터 안정화
- 데이터 수집 시스템의 입력 캡처
레벨 감지 스캔 설계 (LSSD)
- 디지털 시스템의 테스트 용이성 설계
- 결함 감지를 위한 스캔 체인
파이프라인 레지스터
- 2상 클럭 시스템의 투명 래치
- 파이프라인 단계 간 시간 차용
데이터 역다중화
- 시분할 시스템에서 역다중화된 데이터 유지
- 디지털 시스템의 샘플 앤 홀드 회로
버스 인터페이스 회로
- 데이터 버스 래치
- 메모리 인터페이스의 주소 래치
제한 사항
투명 창
- 인에이블 하이 기간 동안 여러 전환에 취약
- 짧은 펄스를 안정적으로 캡처할 수 없음
레벨 감지
- 인에이블 하이 기간 동안 입력 변화가 출력으로 전달됨
- 원치 않는 피드백 및 진동 가능성
타이밍 제약
- 셋업 및 홀드 시간 요구 사항이 까다로울 수 있음
- 인에이블 전환 근처에서 데이터가 변경되면 메타안정성 위험
클럭 스큐 감도
- 다중 래치 시스템에서 인에이블 스큐가 경쟁 조건을 유발할 수 있음
- 에지 트리거 회로보다 복잡한 시스템에서 관리가 더 어려움
노이즈에 대한 제한된 보호
- 인에이블 하이 기간 동안의 데이터 글리치가 출력으로 전파됨
- 에지 트리거 플립플롭보다 노이즈에 더 취약
회로 구현 세부 사항
SR 래치로 구성한 D 래치
D 래치는 S와 R 입력이 동시에 하이가 되지 않도록 하여 SR 래치로 구성할 수 있습니다:
S = D · EN
R = (¬D) · EN
EN이 하이일 때, D에 따라 S 또는 R 중 하나가 하이가 됩니다(동시에 둘 다 하이가 되지 않음). EN이 로우일 때, S와 R 모두 로우가 되어 SR 래치를 유지 상태로 만듭니다.
게이트 D 래치 동작
EN = 0일 때:
- 내부 SR 래치의 S 및 R 입력이 모두 0
- 래치가 이전 상태를 유지
EN = 1일 때:
- D = 1인 경우: S = 1, R = 0이고, 래치가 Q를 1로 설정
- D = 0인 경우: S = 0, R = 1이고, 래치가 Q를 0으로 리셋
- 출력이 D 입력을 따름 (투명 모드)
관련 부품
- SR 래치: D 래치의 기반이 되는 기본 래치
- D 플립플롭: 동기 시스템을 위한 D 래치의 에지 트리거 버전
- JK 플립플롭: 셋, 리셋 및 토글 기능을 갖춘 더 다양한 플립플롭
- T 플립플롭: 클럭 에지에서 상태를 변경하는 토글 플립플롭
- 투명 래치: 동작을 강조하는 D 래치의 다른 이름
- 레지스터: 다중 비트 값을 저장하기 위해 구성된 여러 래치
- 마스터-슬레이브 플립플롭: 에지 트리거 동작을 생성하는 직렬 연결된 두 래치
