디멀티플렉서
개요
- 목적: 디멀티플렉서(DEMUX)는 선택 입력에 따라 단일 입력 신호를 두 개의 가능한 출력 중 하나로 라우팅하는 디지털 구성 요소입니다. 하나의 소스에서 두 개의 목적지 중 하나로 정보를 전달하는 데이터 분배기로 기능합니다.
- 기호: 디멀티플렉서는 단일 데이터 입력, 선택 입력 및 두 개의 출력 라인이 있는 직사각형 블록으로 표현됩니다.
- DigiSim.io 역할: 디지털 회로에서 기본적인 1대2 데이터 분배 구성 요소로, 신호 라우팅, 주소 디코딩 및 복잡한 디지털 시스템 구현을 가능하게 합니다.
기능 설명
논리 동작
디멀티플렉서는 선택 입력의 값에 따라 입력 신호를 두 출력 중 하나로 전달합니다. Sel=0일 때 Data 입력은 Y0으로 라우팅되고 Y1은 0으로 유지됩니다. Sel=1일 때 Data 입력은 Y1로 라우팅되고 Y0은 0으로 유지됩니다.
진리표 (1대2 디멀티플렉서):
| Data | Sel | Y0 | Y1 |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
참고: Data가 0이면 선택 입력에 관계없이 두 출력 모두 0입니다.
입력 및 출력
입력 (총 2개):
- Data: 두 출력 중 하나로 전달될 1비트 데이터 입력.
- Sel: 어떤 출력이 데이터 신호를 수신할지 결정하는 1비트 선택 입력.
출력 (총 2개):
- Y0: Sel=0일 때 Data 입력을 수신하는 출력.
- Y1: Sel=1일 때 Data 입력을 수신하는 출력.
구성 가능한 매개변수
- 전파 지연: 선택 또는 입력 변경 후 출력이 변경되는 데 걸리는 시간.
DigiSim.io에서의 시각적 표현
디멀티플렉서는 한쪽(일반적으로 왼쪽)에 단일 데이터 입력, 일반적으로 하단에 선택 입력, 반대쪽에 두 개의 출력(Y0, Y1)이 있는 직사각형 블록으로 표시됩니다. 회로에 연결되면 구성 요소는 연결 와이어의 색상 변화를 통해 활성 출력 경로를 시각적으로 나타냅니다.
교육적 가치
핵심 개념
- 데이터 분배: 단일 신호가 다른 목적지로 라우팅될 수 있는 방법을 보여줍니다.
- 이진 디코딩: 이진 값이 특정 출력을 선택하기 위해 디코딩될 수 있는 방법을 설명합니다.
- 디지털 스위칭: 디지털 시스템이 신호를 동적으로 리디렉션할 수 있는 방법을 보여줍니다.
- 일대다 연산: 하나의 신호를 여러 잠재적 수신자에게 분배하는 개념을 소개합니다.
학습 목표
- 디멀티플렉서가 하나의 소스에서 여러 목적지로 데이터 흐름을 전달하는 방법을 이해합니다.
- 이진 선택 코드와 활성 출력 간의 관계를 학습합니다.
- 디멀티플렉서가 메모리 시스템에서 주소 디코딩에 사용될 수 있는 방법을 인식합니다.
- 데이터 분배 시스템 설계에 디멀티플렉서를 적용합니다.
- 멀티플렉서와 디멀티플렉서 간의 상보적 관계를 이해합니다.
사용 예시/시나리오
- 주소 디코딩: 주소 값에 따라 특정 메모리 칩 또는 주변 장치 선택.
- 데이터 분배: 단일 소스에서 여러 목적지 장치로 데이터 라우팅.
- 직렬-병렬 변환: 직렬 스트림의 비트를 병렬 출력으로 분배.
- 제어 신호 라우팅: 더 큰 시스템의 특정 구성 요소로 제어 신호 전달.
- 디스플레이 시스템: 다중 요소 디스플레이에서 개별 세그먼트 또는 자릿수 선택.
기술 참고사항
- 선택 라인(S)의 수와 출력(Y)의 수의 관계: 2^S = Y. DigiSim.io 1대2 디멀티플렉서는 1개의 선택 라인을 사용합니다(2^1 = 2개 출력).
- 디멀티플렉서는 종종 멀티플렉서와 함께 사용되어 완전한 데이터 라우팅 시스템을 만듭니다.
- 디멀티플렉서는 데이터 입력 역할을 하는 활성화 입력이 있는 디코더로 생각할 수 있습니다.
- 활성 로우 시스템의 경우, 비활성 출력은 LOW 대신 HIGH일 수 있으며, 입력이 LOW일 때 선택된 출력만 LOW가 됩니다.
특성
- 채널 수: 1:N으로 설명(예: 1:2, 1:4, 1:8, 1:16)
- 선택 라인: N개 출력 중 선택하기 위한 log₂(N)개의 선택 입력
- 전파 지연: 입력 변경과 안정적인 출력 사이의 시간
- 팬아웃: 각 출력에서 구동할 수 있는 논리 게이트 수
- 소비 전력: 일반적으로 채널 수에 따라 증가
- 활성화 제어: 일부 디멀티플렉서에는 활성화 입력 포함
- 데이터 폭: 1비트 또는 다중 비트(버스 디멀티플렉서) 가능
- 글리치 내성: 전환 중 일시적인 잘못된 출력을 방지하는 품질
디멀티플렉서의 종류
이진 디멀티플렉서
- 1:2 (1개 선택 라인)
- 1:4 (2개 선택 라인)
- 1:8 (3개 선택 라인)
- 1:16 (4개 선택 라인)
버스 디멀티플렉서
- 여러 비트를 병렬로 처리
- 일반적인 폭: 4비트, 8비트, 16비트, 32비트
활성 로우 디멀티플렉서
- 출력이 로우일 때 활성
- 특정 논리 패밀리에서 일반적
활성 하이 디멀티플렉서
- 출력이 하이일 때 활성
- 대부분의 디지털 시스템에서 표준 동작
트리 디멀티플렉서
- 더 작은 디멀티플렉서를 캐스케이드하여 구성
- 대규모 구현에 사용
응용
데이터 분배
- 여러 목적지로 신호 분배
- 메모리 뱅크 선택
- I/O 포트 선택
주소 디코딩
- 메모리 주소 디코딩
- 주변 장치 선택
- 칩 선택 생성
통신 시스템
- 시분할 디멀티플렉싱
- 채널 분리
- 데이터 스트림 분배
제어 시스템
- 동작 모드 분배
- 제어 신호 라우팅
- 상태 머신 구현
데이터 저장
- 메모리 쓰기 활성화 제어
- 저장 뱅크 선택
- 레지스터 파일 주소 지정
디스플레이 시스템
- 디스플레이의 세그먼트 선택
- 매트릭스 주소 지정
- 픽셀 선택
구현
디멀티플렉서는 다음을 사용하여 구현할 수 있습니다:
기본 논리 게이트
- 디코더 구조의 AND 게이트
- 디코더와 AND 게이트의 조합
집적 회로
- 74xx 시리즈:
- 74139: 이중 1:4 디멀티플렉서
- 74138: 1:8 디멀티플렉서
- 74154: 1:16 디멀티플렉서
- 74xx 시리즈:
트랜지스터 수준
- CMOS 트랜지스터 네트워크
- 패스 트랜지스터
- 3상태 버퍼
HDL 설계 (Verilog/VHDL)
- Case 문
- 조건부 할당
- 매개변수화된 설계
회로 구현 (1:2 DEMUX)
기본 1대2 디멀티플렉서는 기본 논리 게이트를 사용하여 구현할 수 있습니다:
graph TB
Data[Data] --> AndGate0[AND Gate]
Data --> AndGate1[AND Gate]
Sel[Sel] --> NotGate[NOT Gate]
Sel --> AndGate1
NotGate --> AndGate0
AndGate0 --> OutputY0[Y0]
AndGate1 --> OutputY1[Y1]
부울 표현식 (1:2 DEMUX)
데이터 입력 D, 출력 Y0과 Y1, 선택 입력 S에 대한 1대2 디멀티플렉서:
- Y0 = D • S̅
- Y1 = D • S
여기서 •는 논리 AND를, ̅는 논리 NOT을 나타냅니다
관련 구성 요소
- 멀티플렉서: 역방향 연산 수행(N대1 라우팅)
- 디코더: 이진 코드를 여러 출력 라인으로 변환
- 인코더: 여러 입력 라인을 이진 코드로 변환
- 버스 트랜시버: 방향 제어가 있는 양방향 데이터 전송
- 데이터 분배기: 디멀티플렉서와 유사하지만 다른 제어 논리 사용
- 주소 디코더: 메모리 주소 지정을 위한 특수 디멀티플렉서
- 디지털 스위치: 기계식 스위치의 전자적 등가물
- 디멀티플렉서 트리: 대규모 출력 수를 위한 캐스케이드된 디멀티플렉서
